微电子技术的不断进步使得电子信息系统朝着多功能化、小型化与低成本的方向全面发 展。随着晶圆代工制程不断缩小，摩尔定律逼近极限，先进封装是后摩尔时代的必然选择。

     根据Yole于2021年9月发布的关于半导体封装市场报告介绍，2020 年的先进封装市场规模为 300亿美元，预计在2020到2026年间的年复合年增长率约为 8%，那就意味着到 2026 年，整个先进封装达到475亿美元。同时，传统封装市场在 2020-2026 年间也将以 4.3% 的复合年增长率增长。整个封装市场在2020到2026 年的CAGR则为 6%，分别达到500亿美元和954亿美元。在2014到2026年间，先进封装将以7.4%的年复合年增长率增长，按照该统计，先进封装市场将从2014 年的200亿美元增加到 2026 年的475亿美元。

一、先进封装技术越来越重要

      摩尔定律指引集成电路不断发展。摩尔定律指出：“集成电路芯片上所集成的电路的数目，每隔18-24个月就翻一倍；微处理器的性能提高一倍，或价格下降一半。”根据摩尔定律，制程节点以0.7倍（实际为根号2的倒数）递减逼近物理极限，从1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm，一直发展到未来的5nm、3nm，事实上90nm节点以前特征尺寸完全对应栅极长度，自65nm开始各厂商节点名称的定义越来越模糊，已不能完全对应器件的物理尺寸。目前14nm、10nm的节点名称大致对应栅极长度的一半。

 遵循摩尔定律，缩小晶体管尺寸，依旧可以提升产品性能。但是高昂的开发费用和资本支出导致单个晶体管成本不像之前随着性能的提升而下降，开发更先进的制程已经不再经济。另一方面摩尔定律已经接近极限。2017年10nm制程已经发展到量产的阶段，非常接近FinFET工艺物理极限5nm。

图：追逐摩尔定律的厂商随着工艺节点的提升逐渐减少

从技术发展角度来看，当工艺节点从16/12nm向3nm、2nm演进，甚至跨过纳米门槛后，先进的逻辑技术能否继续提供未来计算系统所需的能源效率，成为行业关心的重点。而从市场趋势来看，过去十年中，数据计算量的发展超过了过去四十年的总和，云计算、大数据分析、人工智能、AI推断、移动计算，甚至自动驾驶汽车都需要海量计算。  

     在这种情况下，集成电路产业将走向何方，产业界和学术界给出了比摩尔定律更为多元化的答案：More Moore（深度摩尔）、More than Moore（超越摩尔）、Beyond CMOS将是未来的发展方向。

      深度摩尔是在现有硅基CMOS基础上，在器件结构、沟道材料、连接导线、高介质金属栅、架构系统、制造工艺等方面进行创新研发，沿着摩尔定律进行升级，延续摩尔定律（18个月左右晶体管数量翻番）的生命。同时更加注重功耗的降低。FinFET技术、EUV光刻是典型代表。业界认为5 nm将会是硅基CMOS技术的物理极限。      
      超越摩尔侧重于根据应用场景来实现芯片功能的多样化。 这可以通过三条路径来实现：优化算法和电路设计；多个功能模块封装于一个芯片中；开发新功能芯片。因此封装将会发挥越来越重要的作用。      
      Beyond CMOS是指打破硅基晶体管结构和材料限制，研发全新的晶体管来取代硅基CMOS。新的器件要具有高性能、低功耗、可接受的制造成本、足够稳定以及适合于大规模制造等特性。潜在的技术主要有：隧穿 FET（Tunneling FET， TFET）、 Nano-electromechanical Switch (NEMS)、 单电子晶体管（Single Electron Transistor， SET)、量子元胞自动机（Quantum Cellular Automata， QCA)、Atomic Switch、自旋 FET（Spin FET）、石墨烯FET（Graphene FET）、碳纳米管FET（Carbon Nanotube FET）、纳米线FET（Nanowire FET）等

于是，一条不再是直线的IC技术发展路线，以及市场对创新解决方案的需求，将封装，尤其是先进封装技术，推向了创新的前沿。

从发展必要性出发，先进封装的优点是显而易见的：

 1）、新的先进封装可以跨过技术瓶颈。因为利用新节点生产，其光罩尺寸相关的设备需求不容易满足，生产成本大幅提升，晶体管持续小型化的经济效益不突出。

 2）、并非每个逻辑功能(IP)都需要相同的工艺节点。所以通过小芯片(Chiplet)的形式，利用IP模块化方法设计新SiP，实现异构整合，会比SoC更有优势。

 3）、传统IC封装设计周期长，需要预定义/固定的机械结构，解决热、电、电磁的方法虽然较容易，但速度与运算效能不容易提升。

       4）、最新的2.5D/3D-IC、FOWLP封装技术，正在进行的关于Chiplet标准交换格式的讨论，如(AIB、BoW、HBM等)，都有助于下一代多芯片或异构整合(HI)设计所需的电路板设计开发，对于人才的招募与专业知识积累也较容易。

 此外，半导体产业也将逐渐从技术驱动转变为应用驱动。目前移动产品仍是半导体产业主要的推动力，其朝小尺寸、多功能、高速化发展，带动先进封装技术导入。未来物联网、5G、人工智能、汽车电子、AR/VR、云计算等将会兴起，市场驱动力将多元化，对产品多样化也提出了需求。先进封装是满足不同应用需求的重要手段。随着晶圆代工制程不断缩小，摩尔定律逼近极限，先进封装是后摩尔时代的必然选择，包括倒装、晶圆级封装、扇出型封装、3D封装、系统级封装等。

 二、封测技术及发展方向

       半导体的生产过程可分为晶圆制造工序（Wafer Fabrication）、封装工序（Packaging）、测试工序（Test）等几个步骤。其中晶圆制造工序为前道（Front End）工序，而封装工序、测试工序为后道（Back End）工序。封装是指将生产加工后的晶圆进行切割、焊线塑封，使电路与外部器件实现连接，并为半导体产品提供机械保护，使其免受物理、化学等环境因素损失的工艺。测试是指利用专业设备，对产品进行功能和性能测试，测试主要分为中测和终测两种。

      半导体企业的经营模式可分为垂直整合和垂直分工两大类。采用垂直整合模式（Integrated Device Manufacturer，IDM）的企业可以独立完成芯片设计、晶圆制造、封装和测试等生产环节，代表企业包括英特尔、三星等。垂直分工模式为Fabless设计+Foundry制造+OSAT封测。Fabless芯片设计公司采用无晶圆厂模式，只负责研发设计和销售，将晶圆制造、封装、测试外包出去，代表企业包括高通、英伟达等；Foundry晶圆代工厂仅负责晶圆制造，代表企业包括台积电、中芯国际等；OSAT（Outsourced Semiconductor Assembly and Testing）为外包封测企业，仅负责封装测试环节，代表企业包括日月光、安靠、长电科技等。

  1、 封测生产流程

      晶圆代工厂制造完成的晶圆在出厂前会经过一道电性测试，称为晶圆可接受度测试（Wafer Acceptance Test，WAT），WAT测试通过的晶圆被送去封测厂。封测厂首先对晶圆进行中测（Chip Probe，CP）。由于工艺原因会引入各种制造缺陷，导致晶圆上的裸Die中会有一定量的残次品，CP测试的目的就是在封装前将这些残次品找出来，缩减后续封测的成本。在完成晶圆制造后，通过探针与芯片上的焊盘接触，进行芯片功能的测试，同时标记不合格芯片并在切割后进行筛选。CP测试完成后进入封装环节，封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步骤称为前段操作，在成型之后的工艺步骤称为后段操作。基本工艺流程包括晶圆减薄、晶圆切割、芯片贴装、固化、芯片互连、注塑成型、去飞边毛刺、上焊锡、切筋成型、打码等。因封装技术不同，工艺流程会有所差异，且封装过程中也会进行检测。封装完成后的产品还需要进行终测（Final Test，FT），通过FT测试的产品才能对外出货。

  2、 封装技术不断演进

  封装技术正逐渐从传统的引线框架、引线键合向倒装芯片、硅通孔、嵌入式封装（ED，Embedded Die Package）、扇入/扇出型晶圆级封装、SiP封装、系统级封装（SoP，System on Package）等先进封装技术演进。芯片的尺寸继续缩小，引脚数量不断增加，集成度持续提升。

图：封装技术的演进

   具体而言，传统封装包括DIP、SOP、TSOP、QFP、WB BGA等；而先进封装包括倒装类（FlipChip、Bumping）、晶圆级封装（WLCSP、FOWLP、PLP）、2.5D封装（Interposer）和3D封装（TSV）等。

（1）FCBGA

 倒装芯片与传统的引线键合技术的区别在于前者将芯片面朝下，与基板直接通过焊球连接，不再需要引线，芯片与外部电路的距离缩短。芯片I/O密度提高、尺寸缩小、电气性能改善。     

     （2）晶圆级封装
     晶圆级封装通常直接在晶圆上进行大部分或全部封测工艺，再切割成单颗芯片。再分布层(RDL，Redistribution Layer)与凸块(Bump)技术为其I/O布线的一般选择，由此无需使用IC载板，从而降低了厚度和成本。

晶圆级封装可以实现较小尺寸封装，如：芯片尺寸封装（CSP，Chip Scale Package）。由于引脚全部位于芯片下方，I/O数受到限制，该类型一般又称为晶圆级芯片尺寸封装（WLCSP，Wafer Level Chip Scale Package）或扇入型晶圆级封装（Fan-In WLP）。目前多用于低引脚数消费类芯片。
      WLP可分为扇入型晶圆级封装（Fan-In WLP）和扇出型晶圆级封装（Fan-Out WLP）两大类。扇入型直接在晶圆上进行封装，封装完成后进行切割，布线均在芯片尺寸内完成，封装大小和芯片尺寸相同；扇出型则基于晶圆重构技术，将切割后的各芯片重新布置到人工载板上，芯片间距离视需求而定，之后再进行晶圆级封装，最后再切割，布线可在芯片内和芯片外，得到的封装面积一般大于芯片面积，但可提供的I/O数量增加。

 随着I/O数目增加，焊球间距不断减小。持续降低焊球间距将会导致下游PCB制造成本增加。扇出型晶圆级封装（Fan-Out WLP）应运而生。

 扇出（Fan Out，FO）是相对扇入而言，“扇入”只能向内走线，而在扇出型封装中，既可以向内走线，也可以向外走线，从而可以实现更多的I/O，以及更薄的封装。目前量产最多的是晶圆级扇出型产品。

 扇出型封装工艺主要分为Chip first和Chip last两大类，其中Chip first又分Die down和Die up两种。

 扇出型封装生产工艺的关键步骤包括芯片放置、包封和布线。芯片放置对速度和精度的要求很高，放置速度直接决定生产效率，从而影响制造成本；放置精度也是决定后续布线精度的关键性因素。包封需要对包封材料进行填充和加热，这一过程不仅可能导致已放置好的芯片发生移位，还有可能因包封材料与芯片的膨胀系数的不同而造成翘曲，这两者都会影响后续的布线环节。布线成功率是决定最终封装成品率的关键因素，另一方面，布线设备是整个生产设备中最昂贵的，对制造成本的影响很大。

 Fan-Out是指通过再分布层将I/O 凸块扩展至芯片周边，在满足I/O数增大的前提下又不至于使焊球间距过小而影响PCB工艺。Fan-Out封装是近期先进封装技术中的热门话题。台积电的InFO（Integrated Fan Out）封装技术用于iPhone处理器。

 扇出型晶圆级封装的优势在于缩小芯片尺寸，降低成本（无需载板），散热、能耗及性能方面较倒装也有改善。工艺上也面临着加工过程中翘曲、裸晶在载板上的位置精度、裸晶与载板界面处的平整性、多芯片封装等问题。 

    （3）2.5D封装（Interposer）和3D封装（TSV）

      硅通孔技术（TSV）是指在晶圆片上打孔，在孔中填充导电材料实现芯片之间、芯片与外部之间互联的技术，被认为是目前半导体行业最先进的技术之一。硅通孔技术具有互连距离短、集成度高的优点，能够使芯片在三维空间堆叠密度最大，并提升芯片性能、降低功耗、缩小尺寸。该技术是实现异质集成的重要手段，未来将广泛的用于2.5D/3D IC。

3D封装又称为叠层芯片封装技术，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装，可以实现不同类型芯片的异质集成，目前在存储芯片上已有较多应用。

3D封装可采用凸块或硅通孔技术（Through Silicon Via，TSV），TSV是利用垂直硅通孔完成芯片间互连的方法，由于连接距离更短、强度更高，能实现更小更薄而性能更好、密度更高、尺寸和重量明显减小的封装，而且还能用于异种芯片之间的互连。

     2.5D封装是在基板和芯片之间放一个硅中间层，这个中间层通过TSV连接上下部分。

    （4）SIP封装

根据国际半导体路线组织（ITRS，International Technology Roadmap for Semiconductors）的定义，SiP是对不同芯片进行并排或叠加的封装方式。叠加的芯片可以是多个具有不同功能的有源电子元件与/或无源器件，也可以是MEMS或者光学器件。封装在一起之后成为可以实现一定功能的系统。
      相对简单的Side by Side的多芯片模组（MCM，Multi-chip Module）技术（2D Package）、更复杂的多芯片封装（MCP，Multi-chip Package）技术、芯片堆叠(Stack Die)技术等均可以用来构建集成多种功能的SiP系统（2.5D/3D IC）。SiP可以有效突破SoC在整合芯片过程中的限制，大幅降低设计端和制造端成本，同时具备客制化的灵活性。SiP在超越摩尔的发展路径中具有十分重要的地位。
      台积电推出的InFO和CoWoS（Chip-on-Wafer-on-Substrate）属于2.5D IC封装。该技术是把不同的芯片集成在一块硅载板（silicon interposer）上，并在载板上布线实现互连。CoWoS针对高端市场，连线数量和封装尺寸都比较大。InFO针对性价比市场，封装尺寸较小，连线数量也比较少。2.5D比3D IC封装成本更低，但是堆叠芯片的3D封装比同样的SiP系统的2.5D封装尺寸更小。此外堆叠芯片还可以带来功耗降低、传输速率提升等性能方面的改善。

 SoC（系统级芯片，System-on-a-Chip）与SiP的区别在于SoC的集成是从晶圆片上制作出来，而SiP的集成是将不同的芯片或裸晶（Die）封装在一起。目前高端数字工艺（例如16nm FinFET）用于模拟和射频模块并不适合。首先高端工艺的额定电源电压很低，导致模拟/射频模块设计非常困难。其次高端工艺的掩模制造成本非常高，而模拟/射频模块的晶体管密度远低于数字模块，使用高端工艺制造模拟/射频模块并不划算。采用SoC方式集成研制难度大、开发时间长、制造成本高。因此采用先进封装技术将高端工艺制造的数字模块，比较成熟的工艺来实现模拟/射频模块，用硅通孔等技术实现模块间互连，封装在一起形成SiP系统，可以加快开发速度，制造低成本和高集成的芯片。

  3、先进封装的下游应用

       可以看到，随着芯片工艺节点的提升，对封装工艺的精度也在逐步提升，随着技术的发展，封装工艺的进度逐步在提升。目前，传统封装工艺主要应用于IOT类的应用以及存储、传感器、模拟器件中，而GPU、CPU、ASIC和FPGA等芯片已普遍使用先进封装工艺。

 三、先进封装市场及其市场格局
 1、先进封装的市场规模

      据Yole介绍，2020 年的先进封装市场规模为 300亿美元，预计在2020到2026年间的年复合年增长率约为 8%，那就意味着到 2026 年，整个先进封装达到475亿美元。同时，传统封装市场在 2020-2026 年间也将以 4.3% 的复合年增长率增长。整个封装市场在2020到2026 年的CAGR则为 6%，分别达到500亿美元和954亿美元。在2014到2026年间，先进封装将以7.4%的年复合年增长率增长，按这个统计，先进封装市场将从2014 年的200亿美元增加到 2026 年的475亿美元。

      由于先进封装市场的持续发展势头，其在整个半导体市场中的市场份额将持续增加并将在2026年占有近 50%的市场份额。就 300mm 而言wafer starts,，传统封装仍占主导地位，合并占整个市场的近 72%。

     2020 年，倒装芯片约占 AP 市场的 80%，并将继续占据重要地位。据预估，到 2026 年，倒装芯片占先进封装的市场份额 约为72%。再看其他不同的先进封装平台，3D/2.5D堆叠和扇出将分别增长约 22% 和 16%，并且采用率将继续在各种应用中增加。主要市场是在移动方面，扇入 WLP (WLCSP) 在2020-2026 年将以5%的年复合年增长率增长。

      根据Yole的数据，全球封测行业市场规模保持平稳增长，预计从2019年的680亿美元增长到2025年的850亿美元，年均复合增速约4%。根据中国半导体行业协会的数据，中国封测行业市场规模从2011年的976亿元增长到了2019年的2350亿元，年均复合增速约11.6%，显著高于全球增速。

  摩尔定律的放缓、异质集成和各种大趋势（包括5G、AI、HPC、物联网等）推动着先进封装市场强势发展。根据Yole的数据，2019年全球先进封装市场规模约290亿美元，预计2025年增长到420亿美元，年均复合增速约6.6%，高于整体封装市场4%的增速和传统封装市场1.9%的增速。

      从下游应用市场来看，移动设备和消费电子对集成度要求高，是先进封装最大的细分市场，2019年占比达85%，2019-2025的CAGR为5.5%，略低于整体增速，2025年将占先进封装市场的80%。电信和基础设施是先进封装市场中增长最快的细分市场，CAGR约为13%，市场份额将从2019年的10%增至2025年的14%。汽车与运输细分市场在2019年至2025年期间将以10.6%的CAGR增长，到2025年达到约19亿美元，但其在先进封装市场中所占的份额仍将持平，约4%。

 从技术分类来看，3D堆叠封装、嵌入式芯片封装、扇出型封装在2019年到2025年的增速更高，CAGR分别为21%、18%、16%。扇出型技术进入移动设备、网络和汽车领域；3D堆叠技术进入AI/ML、HPC、数据中心、CIS、MEMS/传感器领域；嵌入式芯片封装进入移动设备、汽车和基站领域。

从晶圆数来看，2019年约2900万片晶圆采用先进封装，到2025年增长为4300万片，年均复合增速为7%。其中倒装技术占比最高，3D封装增速最快。

      2、先进封装的市场格局

目前，OSAT 主导着 AP 市场，约占市场的 70% 的waferstarts。全球三大OSAT厂商为日月光、安靠及大陆长电科技。国产厂商中，长电科技、通富微、华天分列全球第三、第五及第六。

然而，在封装的高端段（2.5D/3D 堆叠，高密度扇出），大型代工厂（如台积电）以及 IDM，（如英特尔、三星）则占据市场主导地位。这些玩家正在大力投资 AP 技术，并且有助于从基板上移动封装到晶圆/硅平台。

     Yole估计，台积电2020年在先进封装市场赚了36亿美元，并宣布 2021 年在先进封装方面的资本支出为28亿美元，其先进封装业务有 SoIC、SoW 和 InFO 变体，以及CoWoS 产品线。

英特尔在各种领域的投资AP 产品组合，例如 Foveros、EMIB、Co-EMIB，这是实施其公布的 IDM 2.0 战略的关键。他们计划利用外部和内部制造资源专注于设计获胜和增加市场份额，增强英特尔在客户端和数据方面的领先地位。

三星正在积极投资在 AP 技术，以促进其代工业务，并展望取代台积电。

     从地区来看，封测产能最高的是中国台湾、中国大陆及美国，分别占全球产能的52%、21%及15%。

      后续正文，详见《先进封装技术综述二》。